Языковые конструкции РДВ в спецификациях на основе многобитовых решающих диаграмм

Рассматриваются линейные решающие диаграммы (ЛРД), используемые в статье в качестве промежуточного формата представления логических схем, который позволяет генерировать таблицы схемных соединений по HDL-описаниям (например, на языке Verilog) или преобразовывать ЛРД в HDL-описания с целью дальнейшего синтеза и верификации специализированных интегральных схем или матричных БИС. Излагаются результаты широкомасштабного экспериментального исследования (охватывавшего вопросы требований к объему памяти, затрат процессорного времени на преобразование ЛРД к формату HDL и обратно, верификации и моделирования схем).

Статья представлена к публикации членом редколлегии: П. П. Пархоменко