Метод определения моментов изменения сигналов в логической схеме и его приложение для моделирования схем с учетом задержек в сходящихся разветвлениях

Предлагается метод определения моментов изменения сигналов в логической схеме по результатам ее моделирования на тактах заданного теста. Описывается приложение этого метода для моделирования схем, при котором обеспечивается выявление критических состязаний с учетом задержек в ветвях сходящихся разветвлений схемы.