Оценка надежности синхронного и самосинхронного конвейеров

Самосинхронная (СС) схемотехника выступает альтернативой синхронным схемам. Самосинхронные схемы обладают рядом преимуществ в сравнении с синхронными аналогами, но аппаратно избыточны. Статья исследует иммунность самосинхронных и синхронных схем к однократным кратковременным логическим сбоям (ЛС) с учетом аппаратурной избыточности СС-схем. Самосинхронные схемы за счет своей неотъемлемой части — индикаторной подсхемы — способны обнаружить ЛС, проявляющийся как инверсия состояния выхода логической ячейки схемы, и приостановить функционирование схемы до его исчезновения. Тем самым СС-схемы маскируют однократный ЛС и предотвращают искажение данных. Использование модифицированного гистерезисного триггера для реализации разряда регистра ступени конвейера маскирует практически все ЛС в комбинационной части (КЧ) ступени конвейера. DICE-подобная реализация этого триггера позволяет в 4 раза снизить чувствительность СС-регистра к ЛС внутри него. Количественные оценки сбоеустойчивости показывают явное (в 2,5–9,4 раза) преимущество СС-конвейера схемы в сравнении с синхронным аналогом.