Cut-based technology mapper with optimizations

В данной статье мы фокусируемся на проблеме технологического отображения, как этапа логического синтеза цифровых СБИС. В основе подхода лежит сопоставление частей исходной логической схемы и элементов технологической библиотеки по таблицам истинности (т.н. Boolean matching). Особенностью предлагаемого подхода является возможность выбора стратегии оптимизации (площадь – как сумма площадей экземпляров технологических ячеек, задержка – как длина критического пути в схеме, потребляемая отображенной схемой мощность – как сумма статического и динамического потребления выбранных технологических ячеек) при удовлетворении ограничений на два других параметра. Подход реализован в инструменте Utopia EDA, распространяемом по лицензии Apache 2.0. В работе показаны результаты проведенных экспериментов над тридцатью одной RTL-моделью, реализованных на языках Verilog/SystemVerilog, с использованием САПР OpenLane. Эксперименты показали, что реализация достижения целевой стратегии в рамках нашего подхода позволяет в большинстве случаев в стратегиях «площадь» и «энергопотребление» достичь результаты лучшие по целевой характеристике, чем достигает ПО Yosys, входящее в САПР OpenLane в качестве средства логического синтеза и технологического отображения. Случай стратегии «задержка» показывает направление дальнейших работ.